計畫主持人：林永隆 教授
3D IC技術為一種將多層IC疊合的製程技術。相較於傳統的2D IC，3D IC允許晶片上更多的元件被配放在更相近的位置，因此可以大幅減少元件間的訊號線路長度，進而改善訊號傳遞的延遲效應，且線路之電容也因線路之縮短而減小，故3D IC之功率消耗也因此獲得改善。此外現今之3D IC製程亦提供多元異質模組整合(heterogeneous integration)一個良好的製程平台。例如將數位訊號處理器(digital signal processor)、類比訊號處理器(analog signal processor)、記憶體、以至於微機電系統(micro electro mechanical system)等不同製程下製作的模組整合至系統中。儘管3D IC在提升系統效能與異質原件整合(heterogeneous integration)上極具發展潛能，然而在設計端卻面臨一些問題。過去我們已經在平面規劃 (floor-planning for 3D ICs)、TSV數目與總線長(wire-length)關係、redundant TSV做了研究，並有了不錯的結果。接下來，我們將針對其他設計及輔助軟體問題，分別做進一步的研究。
每層die的P/G network 如何分佈及各dies間，如何經過TSV連接，有不同的架構，而不同的架構，對IR drop，temperature，temperature gradient等不同的影響，將是研究的重點。
在設計方面，IP reuse 的觀念，將可以用在3D IC，用來降低design cost。
Clock skew除了在stacked dies必須考量，在pre-bond test，為了確保known-good-die，在single die，也需考量。
3D IC之熱模型建立:首先，我們將延伸2D的熱模型至3D的熱模型，並考慮TSV (through silicon via) 對熱的影響，把TSV加入熱模型當中。考慮TSV的位置之3D IC之熱分析: 根據第一個階段所建立的3D IC TSV熱模型，以及考慮周圍的環境設定(室溫、封裝材質)，做熱分析。
IC產業對於台灣的高科技產值貢獻良多；在整個從設計、製造、到測試的產業鍊中，晶片測試攸關著IC的出貨品質，是不可忽視的一個重要環節，然而其快速上升的成本，已經漸漸成為IC產業進步的主要瓶頸之一。DTC在2005年至2009年整合國內七所一流大學與工研院的研究團隊執行經濟部學界科專計畫，以未來十年的技術為挑戰，提出『后羿計畫—無線測試平台』這個嶄新的思維，一方面可大幅度降低測試成本，一方面又可以掌握IC的品質、可靠度，達成改善良率的目的。目前已研發完成具商業化潛力的雛型系統，預料將為IC測試界帶來革命性的改變。后羿計畫是以創新的方法開發出利用無線介面來執行測試、診斷、並修復系統單晶片 (SoC: System of Chip) 的技術，不但可以一舉解決傳統測試機台所面臨的窘境，還可大幅縮短測試時間以有效降低測試成本，甚至於提高晶片的產品良率。
晶片無線測試平台透過『低成本的無線通訊』與『前瞻的嵌入式輔助測試電路』的結合，不但可以支援晶圓測試、封裝後的晶片測試與良率修補、甚至於可以協助電路板上的晶片診斷，足以取代原本造價動輒幾千萬元，甚至是上億元的昂貴測試機台。除了原有的技術團隊已經衍生新創公司進入商業化的階段之外，此平台的研發更帶來創新的研究課題。DTC的研究團隊更針對前瞻的晶片系統探討高良率、高品質的設計、驗證與測試技術：
由於無線測試平台可大幅提高驗證測試的整合度，因此利用電子系統層級來輔助測試系統的開發與評估，確保軟硬體系統的品質與良率將成為重要的研究議題。
為了將昂貴的機台上精密的功能實現在內嵌模組中，必須研發低成本、準確且易調變的時脈產生電路；同時高效率的內嵌式偵錯追蹤技術可整合系統中軟硬體的驗證。
除了SOC的無線傳輸技術之外，后羿平台更可延伸至3D IC的系統上，利用die stacking與的概念將測試模組與所設計的晶片堆疊起來，提高系統測試的成本效益。
無線測試環境對內含自我測試 (Built-In Self Test, BIST) 電路的要求更為提高，因此需要研發更先端的相關記憶體、邏輯核心，與類比核心自我測試技術。